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87159AG
www.idt.com
REV. B JULY 25, 2010
10
ICS87159
1-TO-8 LVPECL-TO-HCSL
÷1, ÷2, ÷4 CLOCK GENERATOR
C1
10uf
C10
0.1uF
R8
28
(U1-34) (U1-40)
(U1-4)
Zo = 50
VDD
C7
0.1uF
Zo = 50
(U1-27)
C2
0.1uF
R3
33
VDD
(U1-2)
C5
0.1uF
(U1-46)
Zo = 50
nPCLK
Parallel Termination
(U1-5)
C3
0.01uF
PCLK
C6
0.1uF
C8
0.1uF
Receiver
PCI Express Termination
C4
0.1uF
Receiver
(U1-16)
R4
50
R6
33
Zo = 50
VDD
C13
0.1uF
Zo = 50
C2
0.1uF
Zo = 50
PCI Express Termination
should be as close the
device as possible
IREF
475
C11
0.1uF
(U1-15)
HCSL
+
-
C9
0.1uF
R18
50
(U1-21)
Optional Series Termination
R5
50
HCSL
+
-
(U1-9)
VDD
C1
0.1uF
U1
87159
1
2
3
4
5
6
7
8
9
10
43
44
33
35
36
40
39
37
11
12
13
14
15
16
17
18
19
20
21
22
23
24
34
38
41
42
50
49
48
47
46
45
54
53
52
51
55
56
25
26
27
28
32
31
30
29
GND_H
VDD_H
GND
VDD
VDD_R
PCLK
nPCLK
GND_R
VDD_M
MREF
GND_H
HOST_N4
IREF
HOST_N7
HOST_P7
VDD_H
HOST_P6
GND_H
nMREF
GND_M
VDD
GND
VDD_L
VDD
GND_L
SEL_T
MULT_0
MULT_1
VDD_L
GND_L
SEL_A
SEL_B
VDD_H
HOST_N6
HOST_N5
HOST_P5
HOST_N2
GND_H
HOST_P3
HOST_N3
VDD_H
HOST_P4
VDD
GND_H
VDD_H
HOST_P2
HOST_N1
HOST_P1
SEL_U
PWR_DWN#
VDD_H
GND_H
GND_I
VDD_I
HOST_P8
HOST_N8
(U1-52)
R1
100
(U1-31)
Optional Termination
C3
0.1uF
C14
0.1uF
R2
100
R17
50
(U1-52)
C15
0.1uF
C4
0.001uF
(U1-13)
C12
0.1uF
SCHEMATIC EXAMPLE
Figure 3 shows an example of the ICS87159 LVPECL to
HCSL Clock Generator schematic.
In this example, the ICS87159 is configured as follows:
PWR_DWN# = 1
Mult_[1:0] = 10, Rref = 475
Ω, IREF = 2.32mA, I
OH = 6*IREF
SEL_[A,B,U] = 000, MREF = PECL
÷ 4, all HOST outputs = PECL ÷ 2
SEL_T = 0, Output Enable
FIGURE 3. ICS87159 SCHEMATIC LAYOUT
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